快速规格
ANSYS VELOCER使您可以通过紧密包装多个设备和线条来合成设备，以进行优化的硅平面图。在详细布局之前，对任何数量的电感设备之间的耦合分析将降低设计尺寸并减少或消除防护环。
电感器和变速器线
合成和模拟螺旋设备和T线至3NM
ANSYS VELOCER通过大大减少合成和建模复杂的螺旋设备和T线所需的时间来缩短设计周期。编译电感器或变压器几何形状仅需几秒钟，只需几分钟即可建模和分析。它与领先的EDA平台集成在一起，实例化现成的布局。
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合成DRC清洁设备
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得到所有主要铸造厂的支持
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硅已经验证
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降低硅尺寸和成本
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DRC清洁设备 -
降至3nm -
经过验证的准确 -
设备形状库
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多个设备耦合 -
使用参数扫描优化 -
生成pcells/pycells -
减少设备尺寸
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包括LDE效果 -
S-Parameters和RCLK
ANSYS VELOCER通过大大减少合成和建模复杂的螺旋设备和T线所需的时间来缩短设计周期。
电感器的大小以及电感器对电感器串扰会影响模具大小。ANSYS VELOCER通过使用优化标准和几何约束来帮助您设计较小的设备。此外，它可以计算任何数量的电感器之间的耦合，以更好地优化硅房地产并在电路环境中优化电感器。ANSYS VELOCEF的参数扫描支持在电路上下文中提供最佳性能解决方案。铸造验证的准确性通过硅预处理的模型来减轻您的设计中的风险，从而有助于消除串扰故障。
ANSYS VeloCerf目前支持200多个独特的铸造过程，并与所有半导体铸造厂的CMOS，BICMOS，GAAS，SOS和SOI（包括CMOS，BICMOS，GAAS，SOS和SOI）一起工作 - TSMC，UMC，UMC，Global Foundries，TowerJazz和Samsung等。该工具与领先的EDA设计平台和任何LVS工具集成在一起。
MM波设计的合成和模型螺旋设备和T线降低至3nm
ansysVeloCerf在短短几分钟内综合和分析MM波螺旋设备和T线。它生成DRC/DFM干净的设备 - 包括填充 - 降至3nm。这些设备由被动，因果S-参数和高度紧凑的RLCK Netlist模型建模，可以作为PCELLS/PYCELLS传递，以最大程度地几何灵活性。内部上下文优化可以通过多个设备和线条的紧密平面图包装以及减少或消除防护戒指，从而大大减小尺寸。它通过预定的设备构建块库支持高频，并支持任何数量的电感设备之间的耦合。
主要特点
Velocerf提供硅敏感设备的全面合成，建模，分析和优化。
- 硅已经验证
- 优化地板包装
- 减小设备尺寸
- 预定形状的库
- 通过参数扫描优化性能
- 支持200多个硅技术
单螺旋电感器：差分，单端，正方形和八角形，有或没有中心水龙头。
多尖锐电感器：变形金刚，Baluns，T型线圈和系列差异。
T线：屏蔽，双屏蔽，带状线，耦合器，组合器和其他准备胶带的类型。
ANSYS VELOCER可以计算任何数量的电感器之间的耦合，以更好地优化硅房地产。使用Velocerf，您可以拧紧或消除防护戒指，还可以优化硅平面图。
ANSYS VELOCERF提供了对电感参数的参数扫描支持，以在电路上下文中提供最佳解决方案。它允许电感器之间的唯一耦合分析，以确保消除与串扰相关的失败。
ANSYS VELOCERF为MM波频率的设计提供了可靠的硅精度。各种各样的T线结构都支持类似Lego®的设计方法，包括：微带线，Coplanar WaveGuides（屏蔽和双屏蔽），Stripline，45度和90度弯曲，T界，T-界面，Stubs，Bunbs，Branchline Coupler，威尔金森分区等
ANSYS VeloCerf目前支持200多种独特的铸造技术，并与半导体铸造厂的任何过程（CMOS，BICMOS，GAAS，SOS，SOI）一起工作，包括TSMC，UMC，Global Foundries，TowerJazz，Samsung等。VeloCerf支持所有过程节点降低到3NM。它与领先的EDA平台集成在一起，而VeloCerf模型可以与寄生提取的网表结合使用。
ANSYS VELOCERF在完整的3D-Meshing算法段之前计算出布局依赖性效应（LDE），将导体的体积分解为小单元。3D底物模型允许非常快速，准确地提取分布式RC基板网络。提取的模型非常准确，可捕获所有电磁现象，包括当前的分布，皮肤和接近效应。
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