快速的规格
Ansys Clock FX自动识别和模拟设计中的所有时钟路径，并可以考虑跨多个进程，电压，温度角和场景中每个路径中时钟抖动的所有关键因素。
时钟抖动分析
动态电压降和变化感知时钟抖动分析
Ansys Clock FX允许您在完整SoC上计算时钟抖动，而无需走任何捷径。其独特的电池建模为任何电压或变化条件提供SPICE精度定时与单个库。Clock FX有一个全线程和分布式架构，能够扩展到数千个cpu。
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附加到现有的DvD签名流程
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原生DvD切换从Ansys红鹰sc
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时钟网格处理
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模拟整个时钟
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时钟抖动分析与RedHawk-SC
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模拟时钟路径上的延迟和时钟抖动 -
分析动态电压降对时钟抖动的影响 -
创建晶体管级SPICE模型 -
分析多角、多场景应用
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执行非高斯ULV时钟抖动分析 -
模拟整个时钟树 -
获得spice精确的抖动结果 -
可视化全波形传播
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充分利用多线程和分布式架构 -
模拟时钟网格 -
接收包括各种抖动类型的详细抖动报告 -
分析所有高级节点
具有电压，温度和过程可变性的高速和spice精确时钟抖动分析
Ansys Clock FX是现有签字流程的附加组件，即使在最大的设计中，也需要评估SoC中的所有时钟路径中的时钟抖动。
Clock FX的基于时钟路径的延迟和抖动定时可以自动识别和模拟设计中的每个时钟路径。它解释了跨多个进程、电压、温度角和场景的时钟抖动的所有关键因素。Clock FX利用SPICE晶体管模型创建一个单一的库特性，使用完整的波形传播来提供SPICE精度，并正确分析所有可变性效果，没有捷径。
关键特性
高容量spice级时序使用独特的电压，温度和过程可变性感知细胞建模:
- 精确时钟抖动与动态电压降
- 所有电压的单一库
- 在VDD和VSS上分别建模DvD
- 全面的时钟树覆盖率
- 附加到现有的DvD签名流
- 容易理解的抖动报告
Ansys Clock FX挖掘由RedHawk-SC产生的时钟网络上的动态电压降，以spice级精度计算时钟抖动。时钟FX用于精确的多电压分析，并模拟电源变化对时钟路径的延迟影响。
Ansys Clock FX使用标准单元模型或晶体管级SPICE模型自动识别和模拟设计中的所有时钟路径。它的全波形传播提供了在超低电压和先进工艺下获得可靠结果所需的精度。
Ansys Clock FX处理晶体管水平的影响，如电压降和地面反弹分别。这使得在边际极薄且变异性严重的超低电压下能够精确定时。
Ansys Clock FX利用SPICE晶体管模型和全波形传播，为先进工艺提供在超低电压下获得可靠结果所需的精度。米勒电容和其他影响处理正确，没有捷径。
与Monte Carlo SPICE相比，Ansys Clock FX是线程和分布式的，大大减少了周转时间和内存需求。
Ansys Clock FX与Ansys签署功率分析工具RedHawk-SC紧密集成，以获得用于仿真的动态电压降。它生成一组丰富的抖动报告，涵盖各种抖动类型。
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对于Ansys来说，所有用户，包括残疾人，都能访问我们的产品是至关重要的。因此，我们努力遵循基于美国访问委员会(Section 508)、Web内容可访问性指南(WCAG)和自愿产品可访问性模板(VPAT)当前格式的可访问性要求。
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